詳細 求人情報

No.125610

派遣社員

半導体製品におけるロジック・論理回路の設計および開発業務（厚木）

【本厚木駅】Verilogを用いた論理回路設計。最先端の半導体開発プロジェクトで主軸として活躍するポジション
様々な電子機器や先端技術の基盤となる半導体開発の最上流から深く携わることができます。
Verilogを用いた論理回路設計の専門性を突き詰め、より大規模で複雑な集積回路の開発へ挑戦できる環境です。
大手グループならではの安定した就業環境のもと、世界的な技術革新に貢献しながらエンジニアとしての市場価値を最高峰へ高めることができます。

屋内禁煙　屋内原則禁煙（喫煙専用室設置）
仕事内容 半導体製品におけるロジック・論理回路の設計および開発業務。
スマートデバイスから車載機器、産業用装置まで幅広い分野を支える高度な電子部品および半導体製品の開発を行っています。
デジタル社会の加速や自動運転技術の進展に伴い、高性能で省電力な半導体チップの需要は世界的に高まっています。
今回のポジションでは、半導体製品の心臓部となるロジック・論理回路設計の開発エンジニアを募集します。

仕事内容：
・Verilogを使用したロジック回路および論理回路の設計を行います。
・半導体チップの仕様検討および詳細設計を推進します。
・シミュレーションツールを用いた動作検証およびデバッグ業務を担います。
・FPGA等を用いたプロトタイプ評価や実機検証の対応を行います。

開発環境・言語・ツール情報：
Verilog、VHDL、論理合成ツール、シミュレーター

【キーワード】
半導体、ロジック設計、論理回路設計、Verilog、LSI開発、フロントエンド設計、シミュレーション
職種 技術　(電気/電子/半導体) 回路設計/実装設計(電気/電子/半導体)
勤務地 神奈川県 厚木市
最寄り駅 本厚木駅 (小田急小田原線) 徒歩12分
厚木駅 (JR相模線、小田急小田原線) 徒歩19分
社家駅 (JR相模線) 徒歩34分
勤務日（休日） 勤務曜日：月、火、水、木、金
休暇 ：土、日、祝
勤務時間 8:30～17:15（休憩60分、実労働時間7時間45分）
残業：業務状況により発生する可能性があります
給与（時給・年収） 時給 2,000円～3,300円
契約期間 長期・3ヶ月以上
試用期間：なし
応募資格 ・VerilogまたはVHDLを用いたロジック・論理回路設計の実務経験をお持ちの方
・半導体やLSIのフロントエンド開発プロセスに関する知識をお持ちの方
活かせる
スキル・経験		 ・仕様策定やアーキテクチャ設計などの上流工程に携わった経験
・論理合成やタイミング解析、検証環境の構築スキル
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COMPANY INFORMATION

電気・電子・半導体・家電メーカー
ライフサイエンス・医薬品開発の領域において、世界トップクラスのシェアを誇る外資系IT・サイエンスソリューションプロバイダーの日本法人です。
最先端のデータ科学とソフトウェア技術を駆使し、製薬企業や研究機関がより迅速、安全、かつ効率的に新薬を市場へ届けられるよう、DX（デジタルトランスフォーメーション）と業務効率化を強力に支援しています。

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